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8月1日消息，Alphawave Semi 公司最新研發(fā)出業(yè)界首款 3nm UCIe芯粒(chiplet)，為采用臺積電 CoWoS 封裝技術(shù)的系統(tǒng)級封裝(system-in-packages，SiP)實現(xiàn) die-to-die 連接。

該芯粒組面向超大規(guī)模、高性能計算和人工智能等高需求領(lǐng)域，讓用戶構(gòu)建各種系統(tǒng)級封裝。

Alphawave Semi 高級副總裁兼定制硅和 IP 總經(jīng)理 Mohit Gupta 表示：

利用臺積電的先進封裝成功推出 3 納米 24 Gbps UCIe 子系統(tǒng)，是 Alphawave Semi 的一個重要里程碑，在利用臺積電 3DFabric 生態(tài)系統(tǒng)方面，彰顯了公司頂級連接解決方案的專業(yè)能力。

該 3nm芯粒雖然也可以單獨用于連接符合 UCIe 1.1 標(biāo)準(zhǔn)的芯粒，但該 IP 的主要用途是集成到其他芯粒中，讓Alphawave Semi(為其客戶)或獲得 IP 授權(quán)的公司實現(xiàn) die-to-die 連接。

經(jīng)過硅驗證的 3nmdie-to-die 接口 IP 對市場意義重大，它可以利用臺積電迄今為止最先進的制造工藝構(gòu)建多芯粒 SiP。

該 3 納米芯粒支持 8 Tbps / mm 的帶寬密度，采用臺積電 CoWoS 2.5D 硅中介層(silicon-interposer-based)封裝，包含物理層和控制器 IP，支持 PCIe、CXL、AXI-4、AXI-S、CXS 和 CHI 等多種協(xié)議。

Alphawave Semi 的 UCIe 子系統(tǒng) IP 符合最新的 UCIe 規(guī)范 Rev 1.1，并配備了廣泛的測試和調(diào)試功能，包括 JTAG、BIST、DFT 和 Known Good Die(KGD)功能。

簡要介紹下本文中涉及的相關(guān)專有名詞：

Die：裸晶，是以半導(dǎo)體材料制作而成、未經(jīng)封裝的一小塊集成電路本體，該集成電路的既定功能就是在這一小片半導(dǎo)體上實現(xiàn)。

Chiplet：芯粒是一個微型集成電路，包含明確定義的功能子集。它被設(shè)計為與單個封裝內(nèi)插器上的其他小芯片結(jié)合在一起。一組芯?？梢栽诨旌洗钆?ldquo;樂高式”堆疊組件中實現(xiàn)。

UCIe：全稱為 Universal Chiplet Interconnect Express，譯為通用芯?；ミB，是一種開放規(guī)格，適用于芯粒之間的裸晶互連與序列總線。

CoWoS：可以分成“CoW”和“WoS”來看：“CoW(Chip-on-Wafer)”是芯片堆疊;“WoS(Wafer-on-Substrate)”則是將芯片堆疊在基板上。

系統(tǒng)級封裝：一種集成電路封裝的概念，是將一個系統(tǒng)或子系統(tǒng)的全部或大部分電子功能配置在集成型襯底內(nèi)，而芯片以 2D、3D 的方式接合到集成型襯底的封裝方式。